AiP74HC191 异步置数 4 位同步二进制加减计数器

概述

74HC191是可预设4位同步二进制加/减计数器。它们包含四个主/从机触发器，内部具有门控和转向逻辑，以提供异步复位和同步加法计数和减法计数。异步并行负载能力允许将计数器预设为任何想要的数。并行数据输入（D0至D3）上的信息被加载到计数器中，并且当并行负载输入（PL）为低电平时呈现在输出上。此操作将覆盖计数功能。计数使能输入（CE）为高电平时禁止计数。当CE为低电平时，当时钟输入由低电平至高电平转换时，内部状态变化同步转换。加/减输入（U/ D）信号确定计数方向，如功能表中所示。当时钟处于任一状态时，CE输入可以变为低电平，但是，只有当时钟为高电平时，CE才会发生从低电平到高电平的转换。此外，只有当CE或CP为高电平时，U/ D输入才能改变。溢出/下溢标志提供两种类型的输出，终端计数（TC）和纹波时钟（RC）。TC输出通常为低电平，当在递减计数模式下电路达到“0”或在递增计数模式下达到“15”时变为高电平。TC输出将保持高电平，直到通过计数，预设或者直到U/ D改变使状态发生更改。不要将TC输出用作时钟信号，因为它受解码的峰值影响。TC信号在内部用于RC输出使能。当TC为高电平时且CE为低电平时，RC输出跟随时钟脉冲（CP）。该特征简化了如图4和图5所示的多级计数器的设计。在图4中，每个RC输出用作下一级的时钟输入。由于CE上的高电平会抑制RC输出脉冲，因此只需要禁止第一级以防止所有级中的计数。第一阶段和最后阶段的状态变化之间的时序偏差由时钟的累积延迟表示，因为它在前面的阶段中波动。在某些应用中，这可能是此配置的缺点。图5表示的是在所有阶段同时引起状态改变发生的方法。RC输出以纹波方式传输进位/借位信号，并且所有时钟输入并行驱动。在此配置中，时钟低电平状态的持续时间必须足够长，以允许进位/借位信号的下降沿通过最后一个阶段在到达时钟变高之前。由于任何封装的RC输出在其CP输入变为高电平之后CP输入快速变为高电平，因此在时钟持续为高电平时不受此限制。在图6所示的配置避免了波纹延迟及其相关限制。组合来自所有前级的TC信号形成给定级的CE输入。为了禁止计数，每个进位门必须包含一个使能信号。特定级的TC输出不受其CE信号影响，因此图4和图5的简单抑制方案不适用。输入包含钳位二极管，这样可以使用限流电阻将输入端接入超过VCC的电压。

主要功能及特点

同步可逆计数

异步并行加载

同步扩展计数使能控制

加/减控制输入信号

封装形式：DIP16/SOP16/TSSOP16

封装形式：DIP16/SOP16/TSSOP16

主要应用

医疗仪器

工业设备

消费电子

工业控制

机顶盒

汽车电子系统

电信和网络设备

封装类型

DIP16

SOP16

TSSOP16